EPM7128AETC100-10N MAX7000A EPM7128 CPLD Perangkat Logika yang Dapat Diprogram Kompleks

EPM7128AETC100-10N MAX7000A Sirkuit Terpadu (IC) EPM7128 CPLD (Perangkat Logika yang Dapat Diprogram Kompleks)

EPM7128AETC100-10N MAX7000A Sirkuit Terpadu (IC) EPM7128 CPLD (Perangkat Logika yang Dapat Diprogram Kompleks)

IC CPLD 128MC 10NS 100TQFP

Spesifikasi:

Arsitektur MAX 7000A mencakup elemen-elemen berikut:

Blok array logika (LAB)

sel makro

Persyaratan produk expander (dapat dibagikan dan paralel)

Array interkoneksi yang dapat diprogram

Blok kontrol I/O Arsitektur MAX 7000A mencakup empat input khusus yang dapat digunakan sebagai input tujuan umum atau sebagai sinyal kontrol global berkecepatan tinggi (clock, clear, dan dua sinyal pengaktifan output) untuk setiap sel makro dan pin I/O .

Gambaran umum:

Perangkat MAX 7000A (termasuk MAX 7000AE) adalah perangkat berdensitas tinggi dan berkinerja tinggi berdasarkan arsitektur MAX generasi kedua Altera.Dibuat dengan teknologi CMOS canggih, perangkat MAX 7000A berbasis EEPROM beroperasi dengan tegangan suplai 3,3-V dan menyediakan 600 hingga 10.000 gerbang yang dapat digunakan, ISP, penundaan pin-ke-pin secepat 4,5 ns, dan kecepatan penghitung hingga 227,3 MHz.Perangkat MAX 7000A dalam kelas kecepatan -4, -5, -6, -7, dan beberapa -10 kompatibel dengan persyaratan pengaturan waktu untuk pengoperasian 33 MHz dari Spesifikasi Bus Lokal PCI Grup Minat Khusus (PCI SIG) PCI.

Fitur:

Perangkat logika terprogram (PLD) berbasis EEPROM 3.3-V berkinerja tinggi yang dibangun di atas arsitektur Multiple Array MatriX (MAX®) generasi kedua (lihat Tabel 1)

3.3-V in-system programmability (ISP) melalui built-in IEEE Std.1149.1 Antarmuka Joint Test Action Group (JTAG) dengan kemampuan pin-locking tingkat lanjut – MAX 7000AE device in-system programmability (ISP) sirkuit sesuai dengan IEEE Std.1532 – Sirkuit ISP perangkat EPM7128A dan EPM7256A yang kompatibel dengan IEEE Std.1532

Sirkuit uji batas-scan (BST) bawaan yang sesuai dengan IEEE Std.1149.1

Mendukung JEDEC Jam Standard Test and Programming Language (STAPL) JESD-71

Fitur ISP yang disempurnakan – Algoritme ISP yang disempurnakan untuk pemrograman yang lebih cepat (tidak termasuk perangkat EPM7128A dan EPM7256A) – ISP_Done bit untuk memastikan pemrograman yang lengkap (tidak termasuk perangkat EPM7128A dan EPM7256A) – Resistor pull-up pada pin I/O selama pemrograman dalam sistem

Pin-kompatibel dengan perangkat 5.0-V MAX 7000S yang populer

PLD kepadatan tinggi mulai dari 600 hingga 10.000 gerbang yang dapat digunakan

Kisaran suhu yang diperluas.

Lebih banyak masa depan:

Penundaan logika pin-ke-pin 4,5-ns dengan frekuensi penghitung hingga 227,3 MHz

Antarmuka I/O MultiVoltTM memungkinkan inti perangkat berjalan pada 3,3 V, sementara pin I/O kompatibel dengan level logika 5.0-V, 3.3-V, dan 2.5-V

Jumlah pin mulai dari 44 hingga 256 dalam berbagai paket tipis quad flat pack (TQFP), plastik quad flat pack (PQFP), ball-grid array (BGA), FineLine BGATM hemat tempat, dan plastik J-lead chip carrier (PLCC) paket .Mendukung hot-socketing di perangkat MAX 7000AE

Struktur perutean kontinu yang dapat diprogram interconnect array (PIA) untuk kinerja yang cepat dan dapat diprediksi

Kompatibel dengan PCI

Arsitektur ramah-bus, termasuk kontrol laju perubahan tegangan yang dapat diprogram

Opsi keluaran saluran terbuka

Register macrocell yang dapat diprogram dengan kontrol individual clear, preset, clock, dan clock enable

Status penyalaan yang dapat diprogram untuk register sel makro di perangkat MAX 7000AE

Mode hemat daya yang dapat diprogram untuk pengurangan daya 50% atau lebih besar di setiap sel makro

Distribusi istilah produk expander yang dapat dikonfigurasi, memungkinkan hingga 32 istilah produk per sel makro

Bit keamanan yang dapat diprogram untuk perlindungan desain berpemilik

6 hingga 10 pin atau output yang digerakkan oleh logika memungkinkan sinyal

Dua sinyal jam global dengan inversi opsional

Sumber daya interkoneksi yang ditingkatkan untuk meningkatkan routabilitas

Waktu pengaturan input yang cepat disediakan oleh jalur khusus dari pin I/O ke register sel makro

Kontrol laju perubahan tegangan keluaran yang dapat diprogram

Pin ground yang dapat diprogram

Dukungan desain perangkat lunak dan tempat-dan-rute otomatis yang disediakan oleh sistem pengembangan Altera untuk PC berbasis Windows dan Sun SPARCstation, dan workstation HP 9000 Series 700/800 Entri desain tambahan dan dukungan simulasi disediakan oleh file netlist EDIF 2 0 0 dan 3 0 0 , perpustakaan modul parameter (LPM), Verilog HDL, VHDL, dan antarmuka lainnya ke alat EDA populer dari produsen seperti Cadence, Exemplar Logic, Mentor Graphics, OrCAD, Synopsys, Synplicity, dan dukungan Pemrograman VeriBest dengan Unit Pemrograman Master (MPU) Altera ), kabel komunikasi MasterBlasterTM serial/universal serial bus (USB), kabel unduh port paralel ByteBlasterMVTM, dan kabel unduh serial BitBlasterTM, serta perangkat keras pemrograman dari produsen pihak ketiga dan File STAPL JamTM (.jam), Jam Byte-Code File (.jbc), atau Serial Vector Format File- (.svf) mampu di-circuit tester.

MAX7000A Informasi pemesanan:

EPM7032AE

EPM7064AE

EPM7128AE

EPM7256AE

EPM7512AE